Viterbi解码器RTL级设计优化Optimization of Architecture for Viterbi Decoder on RTL Design Stage
喻希
摘要(Abstract)：
当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。
关键词(KeyWords)： 卷积码;Viterbi解码器;寄存器传输级;数字通信系统
基金项目(Foundation):
作者(Author): 喻希
参考文献(References)：
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