基于FPGA/CPLD的占空比为1∶n的n分频器的设计Design of n Frequency Divider Whose Duty Ratio is 1∶n Based on FPGA/CPLD
何静,李清峰
摘要(Abstract)：
CPLD和FPGA都是可编程逻辑器件,利用他们进行数字系统设计具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在线检验等优点。Verilog HDL是目前应用最为广泛的硬件描述语言之一,可以用来进行各种层次的逻辑设计,也可以进行数字系统的逻辑综合、仿真验证和时序分析。简要介绍了CPLD/FPGA器件的特点和应用范围,并以占空比为1∶5的5分频器的设计为例,介绍了在Max+Plus II开发软件下,利用Verilog HDL硬件描述语言设计数字逻辑电路的过程和方法,最后给出了仿真波形。
关键词(KeyWords)： VerilogHDL;CPLD/FPGA;数字逻辑电路设计;占空比;n分频器
基金项目(Foundation): 湖南省自然科学基金项目(04JJ40048)资助
作者(Author): 何静,李清峰